数字后端设计时序优化方法探析

李 旭
江苏华创微系统有限公司

摘要


随着集成电路制造工艺的不断发展，器件尺寸的不断缩小带来了性能的提高，但是也使得时序收敛问题变得越来越复杂。沟道控制能力强、漏电流小的工艺发展，给高性能芯片的设计开辟了新的途径，但是引起的电容效应、工艺波动敏感性以及布线资源限制，使得时序优化工作更加困难。本文对芯片的数字后端设计时序优化主要问题进行了系统的分析，研究了逻辑综合优化、物理实现优化、时钟树综合优化和电压与阈值电压分配等方法。采用合理的方法组合，芯片的设计可以由最初的1GHz达到最终的2GHz目标频率。本文的研究对高性能芯片设计中时序收敛的工作有理论上的借鉴意义。

关键词


时序优化；芯片设计；时钟树综合；性能提升

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参考


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